Job VC
Strong Middle / Senior FPGA/DSP
Technologies
Description
Infozahyst
— приватний науково-виробничий центр, лідер у галузі радіоелектронної розвідки на території України.
Запрошуємо
Strong Middle/Senior FPGA/DSP
приєднатись до нашої команди.
Необхідні навички:
Досвід 2+ роки реалізації DSP-алгоритмів для FPGA, ASIC або спеціалізованих DSP-процесорів
Досвід роботи з алгоритмами для обробки радіосигналів (виявлення сигналів, визначення характеристик, демодуляція тощо)
Досвід роботи з SDR трансиверами, зокрема реалізації DSP алгоритмів із використанням популярних SDR приймачів
Досвід розробки цифрового дизайну для FPGA або ASIC
Володіння мовами описання цифрових схем та верифікації Verilog / SystemVerilog
Знання інтерфейсних шин, в т.ч. memory-mapped (Avalon, AXI-4) та streaming (AXI-S, Avalon-ST)
Вміння працювати з timing constraints для FPGA та відлагоджувати проблеми, пов’язані з таймінгами
Володіння MATLAB/Simulink (фокус на Signal Processing Toolbox, Fixed-point designer)
Володіння Python не нижче рівня написання скриптів. Базове знання matplotlib, numpy, pandas.
Впевнений користувач git, OS Linux, корпоративних інструментів (Jira, Confluence, Slack, тощо).
Буде плюсом:
Інструменти для швидкої реалізації алгоритмів і автоматичної генерації коду (DSP Builder або System Generator for DSP/Vitis Model Composer; HDL Coder)
Досвід роботи з SoC (Cyclone V SE, Arria 10 SX, Zynq тощо) та/або soft-core процесорами (Risc-V, Nios II, MicroBlaze або інші)
Розуміння мови програмування C та особливостей написання вбудованого ПЗ
Досвід взаємодії з Embedded Linux та систем збірки buildroot, yocta, тощо
Досвід роботи зі швидкісними інтерфейсами (JESD204b, 10G Ethernet, тощо)
Методологія модельно-орієнтованого проектування
Основні задачі:
Реалізація алгоритмів DSP на FPGA
Розробка та верифікація цифрового дизайну
Відлагодження розроблених алгоритмів на апаратних стендах
Підготовка моделей в Matlab/Simulink для автоматичної генерації коду для FPGA
Опис високорівневних моделей систем в Matlab
Ми пропонуємо:
Можливість бронювання співробітників відповідно до чинного законодавства;
Роботу в стабільній компанії;
Комфортну та сучасну офісну інфраструктуру;
Конкурентну оплату праці;
5-денний
робочий тиждень з
8-годинним
робочим днем в проміжку
9:00-20:00;
Ми підтримуємо особистий та професійний розвиток наших співробітників, надаємо можливості для навчання та здійснюємо його компенсацію.
Ми турбуємось про здоров’я наших співробітників, надаючи медичне страхування, 24 календарні дні оплачуваної відпустки та 100% покриваючи лікарняні.
Відкритість до нових ідей та підходів, здорова комунікація всередині команди;
Унікальні та цікаві проєкти;
Причетність до справи, що наближає нашу перемогу!
— приватний науково-виробничий центр, лідер у галузі радіоелектронної розвідки на території України.
Запрошуємо
Strong Middle/Senior FPGA/DSP
приєднатись до нашої команди.
Необхідні навички:
Досвід 2+ роки реалізації DSP-алгоритмів для FPGA, ASIC або спеціалізованих DSP-процесорів
Досвід роботи з алгоритмами для обробки радіосигналів (виявлення сигналів, визначення характеристик, демодуляція тощо)
Досвід роботи з SDR трансиверами, зокрема реалізації DSP алгоритмів із використанням популярних SDR приймачів
Досвід розробки цифрового дизайну для FPGA або ASIC
Володіння мовами описання цифрових схем та верифікації Verilog / SystemVerilog
Знання інтерфейсних шин, в т.ч. memory-mapped (Avalon, AXI-4) та streaming (AXI-S, Avalon-ST)
Вміння працювати з timing constraints для FPGA та відлагоджувати проблеми, пов’язані з таймінгами
Володіння MATLAB/Simulink (фокус на Signal Processing Toolbox, Fixed-point designer)
Володіння Python не нижче рівня написання скриптів. Базове знання matplotlib, numpy, pandas.
Впевнений користувач git, OS Linux, корпоративних інструментів (Jira, Confluence, Slack, тощо).
Буде плюсом:
Інструменти для швидкої реалізації алгоритмів і автоматичної генерації коду (DSP Builder або System Generator for DSP/Vitis Model Composer; HDL Coder)
Досвід роботи з SoC (Cyclone V SE, Arria 10 SX, Zynq тощо) та/або soft-core процесорами (Risc-V, Nios II, MicroBlaze або інші)
Розуміння мови програмування C та особливостей написання вбудованого ПЗ
Досвід взаємодії з Embedded Linux та систем збірки buildroot, yocta, тощо
Досвід роботи зі швидкісними інтерфейсами (JESD204b, 10G Ethernet, тощо)
Методологія модельно-орієнтованого проектування
Основні задачі:
Реалізація алгоритмів DSP на FPGA
Розробка та верифікація цифрового дизайну
Відлагодження розроблених алгоритмів на апаратних стендах
Підготовка моделей в Matlab/Simulink для автоматичної генерації коду для FPGA
Опис високорівневних моделей систем в Matlab
Ми пропонуємо:
Можливість бронювання співробітників відповідно до чинного законодавства;
Роботу в стабільній компанії;
Комфортну та сучасну офісну інфраструктуру;
Конкурентну оплату праці;
5-денний
робочий тиждень з
8-годинним
робочим днем в проміжку
9:00-20:00;
Ми підтримуємо особистий та професійний розвиток наших співробітників, надаємо можливості для навчання та здійснюємо його компенсацію.
Ми турбуємось про здоров’я наших співробітників, надаючи медичне страхування, 24 календарні дні оплачуваної відпустки та 100% покриваючи лікарняні.
Відкритість до нових ідей та підходів, здорова комунікація всередині команди;
Унікальні та цікаві проєкти;
Причетність до справи, що наближає нашу перемогу!